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Thursday, March 18, 2010

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Il ya deux sortes d'algorithmes de multiplication, les algorithmes de multiplication de série et des algorithmes de multiplication parallèle [1,2]. Algorithmes de multiplication Serial utiliser des circuits séquentiels avec feedbacks. Dans les algorithmes de multiplication de série, les produits intérieurs sont successivement produites et calculées. Multiplication parallèle des algorithmes utilisent souvent des circuits combinatoires, et ne contiennent pas de structures de réaction [3,4]. Il ya deux faits bien connus

multiplication des types d'algorithmes parallèles, array algorithmes de multiplication et des algorithmes de multiplication Dadda. Dans les algorithmes de tableau de multiplication, les cellules, qui sont composées d'une porte ET produits informatiques internes et un compteur, sont mis dans un modèle de réseau comme un tableau. Algorithmes de multiplication utilisation Dadda ET-Gates, carry save compteurs et d'un Additionneur à propagation (CPA) [5,6]. Algorithmes de multiplication Dadda ont une structure arborescente. Tandis que les algorithmes de multiplication Dadda travail à vitesse plus élevée que les algorithmes tableau de multiplication, les algorithmes de multiplication Dadda ont une structure plus complexe que les algorithmes de multiplication array [4]. La multiplication est l'opération arithmétique fondamentale important dans plusieurs processeurs et de systèmes numériques de traitement du signal. Les systèmes de traitement de signaux numériques besoin d'algorithmes de multiplication à appliquer des algorithmes DSP telles que filtrage, où l'algorithme de multiplication est directement dans le chemin critique [4]. Par conséquent, la demande pour les algorithmes de haute vitesse de multiplication est devenu plus important. Les résultats vitesse supérieure à la consommation de puissance élargie, donc, des architectures de faible puissance sera le choix de l'avenir. Cela a permis à la croissance des algorithmes nouveau circuit, avec le plan de réduction de la consommation électrique des algorithmes de multiplication avec la présence de structures à grande vitesse et de performance appropriés [7,8,9].

[Figure 1 omises]

Le projet structuré Smith algorithme de multiplication utilise un composant de reconnaissance, un radix-4 encodeur Smith et un composant du produit intérieur structuré de producteurs, 16-bits haute vitesse Dadda arbres pour la réduction de produit interne, un 4-arbre compteur de bit et une retenue finale -additionneur hybride. La composante de générer les signaux de reconnaissance efficace des données d'entrée, sélectionne de manière appropriée l'algorithme de multiplication et d'opérandes multiplicande, et produit alors des signaux de commande pour désactiver les unités de la Dadda arbres et la contre-arbre pour atteindre la précision voulue de données. Basé sur le nombre de bits de l'algorithme de multiplication, l'encodeur Smith et le générateur produit intérieur calculer le nombre de produits scalaires produit, tout en maintenant les segments internes inutilisées générateur produit à l'état statique. Le contrôle et permettre aux signaux produits par le composant de reconnaissance choisir soit le Dadda des arbres ou de la 4-bit contre-arbre pour une opération donnée multiplication unique. Par conséquent, les unités des circuits inutilisés sont en mesure de poursuivre leur état statique. Dans l'état statique, les valeurs précédentes sont détenus, pour éviter tout passage de passe dans la partie inutilisée de la structure. Pour profiter de précision court, ouverture de porte signal peut désactiver de manière sélective les parties de la Dadda arbres et 4 bits de contre-arbre, qui ne sont pas actuellement en utilisation, et faire la proposition de Smith algorithme de multiplication exécuter comme un algorithme de taille variable de multiplication. Dans l'étape finale, le produit est généré à partir des résultats du Dadda active arbre et reports additionneur hybride. Ainsi, le codeur Smith, le générateur produit scalaire et reports additionneur hybride peut être partagé et le réutiliser pour calculer 16 ou 8-bits multiplications. Pour 4 multiplications bits, l'encodeur Smith et composants intérieurs produit générateur sont pas utilisés et mis hors tension. Le projet de Smith algorithme de multiplication est mis en oeuvre en cinq étapes de pipeline, avec une entrée de validation du signal qui est utilisé comme une puissance-part de réduction pour chaque étape.

II. Quatre à deux COMPTEUR ET PLEIN ADDER

L'organisation de quatre à deux contre, en fait, ajoute cinq intérieure bits produits en trois. La structure est reliée de manière que quatre des intrants proviennent de l'endroit même bit de la j poids tout en un bit est venu de la place adjacente j-1 (reconnue comme bagage-in). Les sorties de quatre à deux contre utilise un bit dans le j place et deux bits à la place j +1. Cette architecture est nommée contrer car il ajoute quatre produits scalaires en deux (tout en utilisant un bit exactement adjacents reliés entre quatre à deux compteurs). Le diagramme de bloc de quatre à deux contre peut également être construit en utilisant 3-2 compteurs. Il se compose de deux compteurs 3-2 (additionneurs complets) en série et comporte un chemin critique de 4 retards XOR comme indiqué dans la Fig. 1. Les compteurs sont les éléments constitutifs fondamentaux dans toutes les composantes de multiplication algorithme. D'où l'utilisation rapide et efficace compteurs plein joue un rôle important dans la performance de l'ensemble du système. Dans la section suivante, nous décrivons les unités de comptoir utilisés dans notre design.

Le transistor 28 est contrer la traditionnelle adder circuit CMOS. Cette unité de comptage est construit en utilisant le même nombre de N-MOS et P-MOS. La logique de la logique MOS complémentaire a été réalisée avec

[C.sub.out] = AB + B [C.sub.in] + A [C.sub.n] (1)

Somme = AB [C.sub.n] + (A + B + [C.sub.in]) [bar. [C.sub.out]] (2)

Les 12 premiers transistors du circuit de générer [C.sub.out] et les transistors restants générer les sorties Sum. Ainsi, le délai pour l'informatique [C.sub.out] est ajoutée au délai de propagation totale de la production Sum. La structure de ce circuit de comptage est très grand et a donc recours à grande-surface de la puce.

Le circuit de comptage stationnaire a été exécuté en utilisant la logique nouvelle et réduction du nombre de transistors. L'idée de base dans le compteur est à l'arrêt de l'utilisation de nouveau de la charge stockée dans la capacité de charge au cours de la sortie élevée pour conduire la logique de contrôle. Dans les conceptions ordinaires contre, les frais d'entrée appliqués à la logique de hauteur sera évacuée pendant la logique forme basse. Ceci est réalisé en utilisant une seule source de tension ([V.sub.DD]) dans le circuit. Comme un avantage supplémentaire, il n'y aura pas de chemin d'un niveau de tension ([V.sub.DD]) à l'autre (GND). La suppression de la route directe vers le sol élimine l'unité de court circuit d'alimentation de la structure de comptoir. Cela réduit la puissance totale consommée dans le circuit et ce qui en fait une énergie mise en œuvre efficace. Le compteur stationnaire n'est pas seule puissance optimisée mais également à la zone efficace en raison de son nombre de transistors. Le principal inconvénient du compteur à l'arrêt est la chute de tension de seuil à la tension de sortie pour certaines structures d'intrants. Une étude détaillée relative de ce compteur avec des compteurs d'énergie autre basse peut être trouvée dans [9,10,11].

[Figure 2 omises]

Dans l'unité de comptage, la conception de XOR et XNOR de A et B se fait en utilisant la logique de passage des transistors et d'un onduleur est d'inverser le signal d'entrée. Cette conception de produits plus rapides XOR et XNOR et assure qu'il ya une stabilité des retards à la sortie de ces portes. Il en résulte pour SUM moins fausse et des signaux Cour. La capacité aux sorties des portes XOR et XNOR est également diminué, car ils ne sont pas chargées avec de l'inverter. Depuis, la diminution du signal à la somme et la Cour, est important pour les sous-circuits microns, les conducteurs peuvent être utilisés pour diminuer la dégradation. Le pilote aidera à produire des sorties avec une augmentation égale et de descente. Ce conséquences de meilleures performances en matière de vitesse, faible consommation d'énergie et les capacités de conduite. L'excursion de tension de sortie sera égale à la DMV, si un pilote est utilisé à la sortie. Fig. 2 donne le diagramme des niveaux de circuit de comptoir. Une étude comparative détaillée de la lutte contre présentées avec des compteurs d'énergie autre basse peut être trouvée dans [12].

III. SMITH CODEUR

Le composant de reconnaissance utilise les données d'entrée efficace, et produit alors des signaux de contrôle qui sont utilisés pour éteindre les unités appropriées de l'Dadda-tree et de contre-arbre, pour atteindre la précision des données. Dans l'algorithme présenté multiplication, les signaux de commande non seulement sélectionner le flux de données, mais aussi calculer les composantes d'enregistrer des pipeline, afin de maintenir la non-bits efficaces dans leurs états antérieurs et, par conséquent, s'assurer que les composants fonctionnels traités par ces données ne consomment pas d'une puissance de commutation. En outre, ces signaux de commande sont utilisés pour contrôler la Dadda des arbres et des contre-arbre. Fig. 3 montre les blocs fonctionnels de l'unité active distance de reconnaissance qui comprend un circuit de détection (porte OU), comparateur, les multiplexeurs et les portes logiques. La porte OR est utilisée, qui détermine la sortie d'être élevée si l'un des intrants sont élevés. Tant la multiplication 16-bits de large algorithme et les opérandes d'entrée multiplicande se divisent en trois parties, où la détection est faite pour les 15 bits, 8 bits et 4 gammes de bits. L'algorithme présenté multiplication prend en charge trois formes de multiplication qui sont 15 bits, 8 bits et 4-formes de multiplication bits. Tant le 16 bits et 8-bit multiplication des formes sont mises en œuvre en utilisant Smith algorithme de multiplication des valeurs supérieures à 8F h-décimal utiliser le formulaire de multiplication de 16 bits. Ce problème est résolu de la 4-forme de multiplication bits en utilisant un compteur 4-bit unsigned-arbre. La sortie des trois circuits à la fois l'algorithme de multiplication et les multiplicande sont regroupées en une ligne de 3 bits, où le bit le plus significatif montre la forme de multiplication de 16 bits, le second bit indique la forme de multiplication 8-bit et le bit le moins significatif montre la 4-forme de multiplication bits. Les deux 3-bit bus sont comparées en utilisant un comparateur 3-bits. Cette comparaison détecte si l'opérande d'entrée multiplicande est supérieure à la multiplication des opérandes d'entrée algorithme. La sortie du comparateur est utilisé pour changer le multiplicande d'entrée et d'opérandes algorithme de multiplication.

[Figure 3 omises]

Le Radix-4 encodeur Smith peut générer cinq valeurs possibles de -2, -1, 0, 1 et 2 fois l'entrée [5]. Trois signaux de commande [COMP.sub.j], [SHIFT.sub.j], et [ZERO.sub.j]. (j = 0 ,..., 7) sont produites selon le procédé de codage 3-bit indiqué dans le Smith-table de codage [4]. L'encodeur Smith est utilisé pour produire les signaux de contrôle, qui sont utilisés dans le composant interne produit de nouvelle génération pour diriger le fonctionnement approprié (O [Pi], i = 0 ,..., 7) sur l'entrée multiplicande opérande. Fig. La figure 4 montre la composante intérieure de produit générateur, qui est conçu pour être partagé entre les 16 bits et 8-formes de multiplication bits. Le signal zéro est utilisée pour des zéros de sortie en sortie de cette étape produit interne, le COMP complète l'entrée multiplicande opérande, et enfin le signal de décalage déplace l'entrée multiplicande opérande de gauche par un. Le nombre total des produits intérieurs (PP) produits sont N / 2 (N = max. Nombre de bits de multiplication algorithme), où [PP.sub.i] = O [Pi]. [M.sub.i ] ([M.sub.i] = vec bits du multiplicande, i = 0 ,..., 15). La 8-bits sous forme de multiplication doit seulement quatre premiers des produits scalaires. Ainsi, dans l'étape du gazoduc entre l'encodeur Smith et la composante intérieure de produit générateur, tous les signaux de contrôle nécessaires sont produites pour allumer (éteindre) le circuit en cours d'utilisation (pas d'utilisation). Il existe trois types de formulaires d'arrangement pour le produit scalaire, qui sont stables avec les formes commerciale pour le produit intérieur, qui sont compatibles avec les formulaires de fonctionnement de l'algorithme de multiplication à faible puissance. Au cours des 16 sous forme de multiplication des huit bits du produit scalaire ([PP.sub.j], où j = 0 ,..., 15) lignes de producteurs sont actives et dans le formulaire 8-bit multiplication seuls les quatre premiers du le produit scalaire ([PP.sub.j], où j = 0 ,..., 7) lignes de producteurs sont actives, et le reste du circuit est à l'état statique. Enfin, dans le 4-forme l'ensemble des huit bits de multiplication des lignes de produit interne à la production sont mis à l'état stationnaire.

IV. Mise à jour Dadda TREE ARCHITECTURE

Dans cette section, nous présentons la conception proposée pour les algorithmes de multiplication Dadda. L'algorithme de multiplication proposé contient plusieurs parties. Si aucune ou une partie est défectueuse, l'algorithme de multiplication proposée fonctionne correctement. Nous divisons un algorithme nxn multiplication Dadda en 2n parties. Nous montrons la conception d'algorithmes de multiplication présenté Dadda. Dadda algorithme de multiplication utilise un compteur de chaîne porter. Comme on le sait, il existe plusieurs types de compteurs de procéder chaîne. Nous utilisons le type le plus simple de procéder compteurs chaîne, ripple-carry compteurs (RCC). Dadda multiplication des algorithmes utilisant d'autres types de compteurs de procéder de la chaîne sont discutées. Certaines améliorations de la conception proposée sont également présentés [5].

Ici, nous divisons un algorithme nxn multiplication Dadda en 2n parties [SL.sub.i] (0 [inférieur ou égal à] i <2n). Quelles portes et les comptoirs qui appartiennent à des pièces sont récursivement a décidé comme décrit ci-dessous: 1) Un compteur dont la somme de sortie est le i-ème partie appartient à [SL.sub.i]. 2) Un compteur dont la somme sortie est reliée à un compteur qui appartient à [SL.sub.i] appartient aussi à [SL.sub.i]. 3) Un porte ET dont la sortie est reliée à un compteur qui appartient à [SL.sub.i] appartient aussi à [SL.sub.i]. Notez que la sortie de retenue d'un compteur qui appartient à [SL.sub.i] est toujours relié à [SL.sub.i +1]. Fig. 5 montre huit 4x4 Dadda algorithme de multiplication. Dans cette figure, les flèches en pointillés signifie procéder sorties de carry save compteurs. Fig. La figure 5 montre le 4x4 Dadda algorithme de multiplication divisé en huit parties. Chaque partie est composée de l'ADN-portes et les comptoirs.

[Figure 4 omises]

Les compteurs et les fils dans toutes les régions font la même arborescence que l'algorithme de multiplication Dadda montré dans la Fig. 5 sauf deux différences examinées dans les paragraphes suivants.

Par exemple, dans [SL.sub.3], les compteurs [FA.sub.1, 3], [FA.sub.2, 3] et contre [HA.sub.3, 3] en corrélation avec le carry save compteurs [CSA.sub.1], [CSA.sub.2] et le report contrer la propagation [CPA.sub.3], respectivement. A produit intérieur [0] B [3], A [1] B [2], A [2] B [1] et A [3] B [0] en corrélation avec AB [3], AB [2], AB [1] et AB [0], respectivement. Le troisième bit du produit Y [3] est corrélé avec le produit Y. L'une des différences est la suivante. Pour la plupart des parties [SL.sub.i], l'algorithme de multiplication Dadda utilise des jetons et des fils qui ne correspondent pas à tous les compteurs et les fils dans les parties [SL.sub.i]. Par exemple, la cinquième partie [SL.sub.5] n'utilise pas de fils pour les produits intérieurs corrélant à AB [1] et AB [0], ainsi que les compteurs de corréler à [CSA.sub.1].

L'autre différence est que sortie de retenue des compteurs dans une partie [SL.sub.i] ne sont pas reliés à une partie de la partie [SL.sub.i], mais une partie de sa partie voisine [SL.sub.i + 1]. Par exemple, le report de sorties [FA.sub.1, 3] et [FA.sub.2, 3] dans [SL.sub.3] sont connectés à [FA.sub.2, 4] et [FA. sub.3, 4] de [SL.sub.4] et non pas les compteurs à [SL.sub.3]. Le projet de nxn multiplication algorithme Dadda compose de 2n parties [SL ». Sub.i] (0 [inférieur ou égal à] i [inférieur ou égal à] 2n-1) et une partie [SL». Sub.R] . Le i-ème partie [SL ». Sub.i] (0 [inférieur ou égal à] i [inférieur ou égal à] 2n-2) peuvent jouer le rôle de deux [SL.sub.i] et [SL . sub.i +1]. Le (2n-1) partie [SL ». Sub.2n-1] joue le rôle de SL.sub.2n [seulement-1], et le reflex partie joue le rôle de seulement [SL.sub.0]. Fig. La figure 5 montre un exemple de l'algorithme présenté Dadda multiplication des 4x4. L'algorithme de multiplication comporte huit parties arrangement et une partie redondant. L'utilisation des pièces arrangement et portes, comptoirs et les commutateurs. Les signaux de commande pour les interrupteurs sont mis en oeuvre par des circuits à grande vitesse. Dans l'algorithme de multiplication proposée, l'arrangement est fait dans la méthode de chaîne, c'est à dire si [SL ». Sub.k] est défectueux, [SL». Sub.R] joue le rôle de [SL.sub.0], et [SL ». sub.i] ([for all] i k) joue le rôle de [SL.sub.j].

[Figure 5 omises]

[Figure 6 omises]

Les portes ET à [SL ». Sub.i] (0 <= i <2n-1) doit être capable de calculer non seulement les produits intérieurs A [X] B [y] (x + y = i, 0 [moins supérieur ou égal à] x, y
De même à l'ADN portes, comptoirs et les fils dans les parties des algorithmes de multiplication Dadda, font aussi la même arborescence que le non des algorithmes de multiplication Dadda mais circuit présenté rend la structure de haute vitesse. Comme le montre la Fig. 5 additionneurs, certains comptoirs sont pleins et que d'autres sont semi-additionneurs en différents endroits. Le genre de la contre [A.sub.j, i] corrélative à une carry save / contre propager [CA.sub.j]. Aucun compteur dans [SL ». Sub.i] et [SL.sub.j +1] ne correspondent pas à [CA.sub.j]. Dans l'exemple illustré dans la Fig. 5, [FA '. SUB.1, 1] corrélant à [CSA.sub.1] dans [SL ». SUB.1] serait un compteur car le compteur de corrélation [FA.sub.1, 2] dans [SL . sub.2] est un compteur. Un compteur [HA '. Sub.2, 1] est un additionneur moitié parce que le compteur de corrélation [HA.sub.2, 2] dans [SL.sub.2] est un comptoir et tous les compteurs dans [SL.sub.1 ] et [SL.sub.2] ne correspondent pas à CS [A 2]. Aucun compteur dans [SL ». SUB.1] est corrélée à [CPA.sub.3] car aucun compteur dans [SL.sub.1] et [SL.sub.2] est corrélée à [CPA.sub.2]. Pas de fils pour les produits intérieurs et les sorties somme dans SL est corrélée à un chemin de données dans l'algorithme de multiplication Dadda si et seulement si aucun fil dans [SL.sub.i] et [SL.sub.i + 1] ne se rapportent pas aux données chemin.

Le report des intrants [SL ». Sub.i] (0 <= i <= 2n-1) sont liés non seulement revenir à [SL». Sub.i-1] mais aussi [SL ». Sub.i-2 ] à travers les commutateurs sélectionnant ceux transporter des signaux. C'est parce que les utilisations SL transporter les signaux de sortie de [SL ». Sub.i-2] si [SL». Sub.i-1] est fautive alors qu'elle utilise habituellement transporter les signaux de sortie de [SL ». Sub.i-1] . Dans l'exemple illustré dans la Fig. 5, le compteur [FA '. Sub.23] dans [SL.sub.3] »est liée Retour à la sortie de retenue des deux [FA.sub.1, 1] et [FA.sub.1, 2] sur l'ensemble un interrupteur. Le i-ème bit du produit Y [i] est calculée sur l'autre [SL ». Sub.i] ou [SL». Sub.i-1]. Ainsi, des commutateurs en utilisant les signaux de sortie sont liés à ces produits.

Comme SLR joue le rôle de seulement [SL.sub.0], la construction du reflex est la même que celle de [SL.sub.0]. Dans la même manière, la construction de [SL.sub.2n-1] a commutateurs de sélection du report des intrants. Notez que les commutateurs de sélection multiplicande A et transporter les signaux sont réparables car les commutateurs de faux [sub.i SL ».] Ne peut réparer par la suppression de [sub.i SL».]. Commutateurs en utilisant les signaux de sortie ne sont pas réparables.

V. CARRY Structure hybride

Minimisant le chemin critique est la manière la plus habituelle pour diminuer le temps de propagation [5]. Par conséquent, nous utilisons une méthode construite avec un éventail extrêmement compacte de cellules, chacune mise en oeuvre du "*" de l'opérateur. Son chemin critique vers le bas à log2 n niveaux logiques tout en gardant le fan-out à deux pour chaque unité. A 64-bit CHA est présenté pour la grande vitesse et des algorithmes de faible puissance de multiplication. Comme la vitesse d'un additionneur CHA porte principalement sur la vitesse du carry chain propagation. Afin d'accélérer la génération de la chaîne de transporter et l'obtention de faible puissance, de la logique à basse tension, a été utilisé pour mettre en œuvre la grande vitesse et faible puissance additionneur CHA. Comme le montre la Fig. 6, le 64 bits Additionneur hybride a une structure parallèle. L'élément clé de 64 bits CHA était "*" de l'opérateur. Le "*" algorithme exploitant était indiqué comme suit:

([g.sub.i], [Pi], [p.sub.j]) = ([g.sub.i] + [Pi] [g.sub.j], [p.sub.j] [p.sub.j]) (3)

g = a * b et p = a [somme directe] b si a, b, ont été le signal d'entrée. Le "O" cellules étaient similaires à la "*" ceux qui, comme indiqué dans la Fig. 6, mais ne sont utilisés que comme des tampons afin de rendre la propagation d'un signal cohérent à travers l'additionneur. Chaque unité noir est le "*" de l'opérateur et les différents circuits de l'unité de noir ont été conçus. En utilisant les composants logiques NP, l'additionneur 64 bits peut être conçu comme une structure pipeline.

Comme mentionné précédemment, les unités de l'ACS ont été utilisés pour mettre en œuvre le "*" opérateur en 64-bit CHA. Afin de rendre la chaîne de propagation de retenue ont la voie délai critique, nous le signal d'entrée du pipeline ([A.sub.31], [A.sub.30], ... [A.sub.1], [A. sub.0]) + ([B.sub.31] [B.sub.30] ... [B.sub.1] [B.sub.0]) comme suit: (000 ... 00) + (111 ... 11) et (111 ... 11) + (000 ... 01). Le 64-bit CHA additionneur CMOS 80 nm en utilisant la technologie avec 1.3V d'alimentation. En raison des unités CHA, les résultats des comparaisons montrent vitesse de fonctionnement du nouveau circuit a l'avantage de vitesse sur le circuit conventionnel. Le nouveau 64-bit CHA additionneur pourrait être exploité sur 700 MHz avec une fréquence d'horloge 1.3V alimentation et l'additionneur classique pourrait ne pas fonctionner sur 700 MHz. C'était à peu près 500 MHz. La fréquence de fonctionnement maximale et les résultats des comparaisons de la consommation d'électricité sont calculés, et la consommation d'énergie est calculée en vertu de fréquence de fonctionnement maximale. Notez que la puissance normalisée freq. est également donné. Il montre que le nouveau circuit a moins de consommation d'électricité en vertu de fréquence de fonctionnement identique.

VI. Conclusion

Dans ce papier, nous avons présenté un roman à grande vitesse, faible algorithme de multiplication de puissance. Trois modifications importantes ont été mises en œuvre à l'étape intérieure produit de nouvelle génération, intérieur étape de réduction des produits et étape d'addition finale. Les nouvelles unités fonctionnelles, ainsi que de Dadda optimisé d'arbres ont été utilisées pour concevoir l'algorithme proposé multiplication Smith. L'algorithme de multiplication a présenté une meilleure puissance caractéristiques de consommation, et donc être plus efficace de l'énergie que les algorithmes de multiplication autres. Dans ce travail, la tension basse et haute vitesse 64 bits CHA a été conçu et mis en œuvre. Le délai interne et la puissance électrique de réduire régime excursion de tension. Sur la base des résultats de simulation SPICE, les 64 bits CHA a la vitesse et les avantages de dissipation de pouvoir sur l'additionneur conventionnel. Ce document a proposé une nouvelle conception d'algorithmes de multiplication Dadda. Un algorithme de haute performance pour la conception proposée a également été démontrée. Le dessin a présenté a été évaluée sous l'angle de la surface, puissance et temps de retard. L'algorithme de multiplication de nouvelles a atteint 14 pour cent d'amélioration du nombre de transistors, réduction de 13 pour cent en retard et 12 pour cent de modification de la consommation électrique en rapport aux conceptions classiques. Le tableau I montre la comparaison entre l'étude actuelle et d'autres conceptions.

REFERENCES

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P. Asadee est avec l'Organisation islamique Azad Varamin section universitaire (e-mail: asadee2@gmail.com).

TABLEAU I
COMPARAISON ENTRE 64 x 64 BIT TREE MULTIPLICATEURS

Actuel
Multiplicateurs d'étude [6,7,8] [9,10,11,12]

Technologie (nm) 80 80 80
Transistor compte 31169 36245 38654
Multiplication temps (ns) 4,5 5,3 6,8
Chip Area ([mm2]) 0.69 0.94 0.85
Power Diss. (mW / MHz) 0,67 0,85 1,19

nm: nanomètre; ns: Nano seconde; MHz: méga-hertz

Source Citation
Asadee, P., «un algorithme de multiplication de vitesse au moyen de modification partielle arborescence produits réduction». International Journal of Electrical, Computer, and Systems Engineering 4.4 (2010): 278. Computer Database. Web. 18 mars 2010.
URL du document
http://find.galegroup.com/gtx/infomark.do?&contentSet=IAC-Documents&type=retrieve&tabID=T002&prodId=CDB&docId=A221335759&source=gale&srcprod=CDB&userGroupName=broward29&version=1.0

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